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標題: Verilog程式與語法問題 [打印本頁]

作者: mitchlin02 時間: 2013-9-8 02:21 PM 標題: Verilog程式與語法問題

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作者: i100179398 時間: 2013-9-9 11:26 PM

"當輸入S0這次跟上次一樣時他就不會有輸出呢"

不太懂你這句話的意思是指輸出沒變?

還有一個問題原code可以直接寫成

always @ (posedge CLK)
begin
{D4,D3,D2,D1} <= S0;
end

如果我沒看錯的話@@
太久沒寫XDD

作者: mitchlin02 時間: 2013-9-15 09:51 AM

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作者: chenwutai 時間: 2024-5-10 08:33 AM

有點奇怪, 你這個寫法似乎是blocking , 如果要用clock 敲過, 是否改用non-blocking 較好?

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