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根據外媒 eNewsEurope 的報導，先進製程領先企業英特爾 (intel) 和台積電，兩家公司將在即將舉行的國際電子元件會議 (IEDM) 上，公佈他們在垂直堆疊式 (CFET) 場效電晶體方面研發的進展 。這將使得 CFET 可能成為未來十年內接替閘極全環電晶 (GAA) 電晶體的下一代先進製程技術。
CFET 場效電晶體將 n 和 p 兩種 MOS 元件堆疊在一起，以達成更高的密度。該項技術最初由比利時微電子研究中心 (IMEC) 於 2018 年所提出的。雖然，大多數早期研究以學術界為主，但英特爾和台積電等半導體企業現在已經開始這一領域的研發，藉此積極探索這種下一代先進電晶體技術。
在英特爾方面表示，研究人員建構了一個單片 3D CFET。其中，包含三個 n-FET 奈米片，層疊在三個 p-FET 奈米片之上，保持 30nm 的垂直間隙。英特爾將這樣展示取名為「採用電源通孔和直接背面元件觸點 60nm 閘極間距的堆疊式 CMOS 逆變器示範」，描述在 60 nm 閘極間距下利用 CFET 的功能逆變器測試電路。而且，該設計還採用垂直分層雙電源漏外延和雙金屬閘極堆疊，並結合了該公司的 PowerVia 背後供電技術。
另外，為了不被競爭對手超越，台積電方面也將展示其達成 CFET 技術的方法。該方法專為邏輯晶片的製造定制，具有 48nm 柵極間距。台積電強調，其設計專注在放置在 p 型晶體管之上的分層 n 型奈米片電晶體上，使其擁有跨越六個數量級的卓越開/關電流比。
台積電還指出，其所研發的 CFET 電晶體已經證明了其耐用性超過 90% ，而且電晶體已經成功通過了測試。雖然，台積電承認需要研究更多功能，才能充分利用 CFET 技術的功能，但這正是正在進行的工作，也是實現 CFET 電晶體技術這一目標的關鍵。
報導指出，CFET 技術為電晶體設計帶來了明顯轉變，其允許垂直堆疊兩個電晶體安裝在一個電晶體的面積內，可以進一步增加晶片上的電晶體密度。而且，這種設計不僅為提高空間使用提供解決方案，而且還促進了更精簡的 CMOS 邏輯電路佈局，有利於提高設計效率。
此外，CFET 的既有結構可能會減少寄生效應，進而逐漸提高性能和功率效率。在藉由其適應性設計能力與背面供電等創新相結合，預計可以簡化製程技術的複雜性，使 CFET 成為電晶體技術領域的一個有願景的發展。而英特爾和台積電在這方面的的努力，也直接凸顯了 CFET 技術對半導體產業未來的重要性。
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